Co-Projeto de hardware/software para correlação de imagens
Este trabalho de pesquisa tem por objetivo o desenvolvimento de um coprojeto de hardware/software para o algoritmo de correlação de imagens visando atingir um ganho de desempenho com relação à implementação totalmente em software. O trabalho apresenta um comparativo entre um conjunto bastante amplo...
| Autor: | |
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| Tipo de documento: | dissertação |
| Estado: | Versão publicada |
| Data de publicação: | 2011 |
| País: | Brasil |
| Recursos: | Universidade de São Paulo (USP) |
| Repositório: | Biblioteca Digital de Teses e Dissertações da USP |
| Idioma: | português |
| OAI Identifier: | oai:teses.usp.br:tde-31082011-124626 |
| Acesso em linha: | http://www.teses.usp.br/teses/disponiveis/55/55134/tde-31082011-124626/ |
| Access Level: | Acceso aberto |
| Palavra-chave: | Co-projeto de hardware/software Computação reconfigurável FPGA Hardware/software co-design Image processing Nios II Processamento de imagens Reconfigurable computing |
| Resumo: | Este trabalho de pesquisa tem por objetivo o desenvolvimento de um coprojeto de hardware/software para o algoritmo de correlação de imagens visando atingir um ganho de desempenho com relação à implementação totalmente em software. O trabalho apresenta um comparativo entre um conjunto bastante amplo e significativo de configurações diferentes do soft-processor Nios II implementadas em FPGA, inclusive com a adição de novas instruções dedicadas. O desenvolvimento do co-projeto foi feito com base em uma modificação do método baseado em profiling adicionando-se um ciclo de desenvolvimento e de otimização de software. A comparação foi feita com relação ao tempo de execução para medir o speedup alcançado durante o desenvolvimento do co-projeto que atingiu um ganho de desempenho significativo. Também analisou-se a influência de estruturas de hardware básicas e dedicadas no tempo de execução final do algoritmo. A análise dos resultados sugere que o método se mostrou eficiente considerando o speedup atingido, porém o tempo total de execução ainda ficou acima do esperado, considerando-se a necessidade de execução e processamento de imagens em tempo real dos sistemas de navegação robótica. No entanto, destaca-se que as limitações de processamento em tempo real estão também ligadas as restrições de desempenho impostas pelo hardware adotado no projeto, baseado em uma FPGA de baixo custo e capacidade média |
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