Projeto de uma unidade aritmética de ponto flutuante - Padrão IEEE 754 - implementada em computação reconfigurável
Operações de ponto flutuante representam uma tarefa comum em uma grande variedade de aplicações. Porém, tais operações frequentemente resultam em um gargalo do sistema, devido a grande quantidade de números de ciclos de máquina necessários para executá-las. No caso específico dos sistemas embutidos,...
| Autor: | |
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| Tipo de recurso: | tesis de maestría |
| Estado: | Versión publicada |
| Fecha de publicación: | 2004 |
| País: | Brasil |
| Institución: | Universidade de São Paulo (USP) |
| Repositorio: | Biblioteca Digital de Teses e Dissertações da USP |
| Idioma: | portugués |
| OAI Identifier: | oai:teses.usp.br:tde-05012018-101102 |
| Acceso en línea: | http://www.teses.usp.br/teses/disponiveis/55/55134/tde-05012018-101102/ |
| Access Level: | acceso abierto |
| Palabra clave: | Não disponível Not available |
| Sumario: | Operações de ponto flutuante representam uma tarefa comum em uma grande variedade de aplicações. Porém, tais operações frequentemente resultam em um gargalo do sistema, devido a grande quantidade de números de ciclos de máquina necessários para executá-las. No caso específico dos sistemas embutidos, essas limitações geralmente proíbem as aplicações de tempo real devido às limitações dos processadores. Visando amenizar o problema, este trabalho apresenta uma solução de aritmética de ponto flutuante baseada em computação reconfigurável denominada FPMU-FIoating-Point Modular Unit. A FPMU foi implementada no padrão IEEE 754 de maneira modular e com técnicas arquiteturais de exploração do paralelismo, cuja finalidade foi explorar os diversos tipos de requisitos das aplicações de tempo real, tais como velocidade, espaço ocupado, funcionalidade e etc. Os resultados obtidos foram considerados satisfatórios, atendendo uma grande classe de aplicações de tempo real. |
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