Projeto de um codificador/decodificador Viterbi integrado
Com o aumento da densidade de transistores devido aos avanços na tecnologia de fabricação de IC, que usam cada vez dimensões menores e a possibilidade de projetar chips cada vez mais complexos, ASIC (Application Specific Integrated Circuit) podem de fato integrar sistemas complexos em um chip, chama...
| Author: | |
|---|---|
| Format: | master thesis |
| Status: | Published version |
| Publication Date: | 2002 |
| Country: | Brasil |
| Institution: | Universidade Federal do Rio Grande do Sul (UFRGS) |
| Repository: | Biblioteca Digital de Teses e Dissertações da UFRGS |
| Language: | Portuguese |
| OAI Identifier: | oai:www.lume.ufrgs.br:10183/17789 |
| Online Access: | http://hdl.handle.net/10183/17789 |
| Access Level: | Open access |
| Keyword: | Microeletrônica Circuitos autotestaveis Parallel processes Viterbi coding Pipeline architecture ASIC |
| Summary: | Com o aumento da densidade de transistores devido aos avanços na tecnologia de fabricação de IC, que usam cada vez dimensões menores e a possibilidade de projetar chips cada vez mais complexos, ASIC (Application Specific Integrated Circuit) podem de fato integrar sistemas complexos em um chip, chamado de System-on-chip. O ASIC possibilita a implementação de processos (módulos) paralelos em hardware, que possibilitam atingir as velocidades de processamento digital necessárias para as aplicações que envolvem altas taxas de dados. A implementação em hardware do algoritmo Viterbi é o principal foco dessa dissertação. Este texto mostra uma breve explicação do algoritmo e mostra os resultados desta na implementação do algoritmo em software e hardware. Uma arquitetura com pipeline é proposta e uma implementação em HDL (Hardware Description Language) é mostrada. |
|---|